verilog 数组

发布网友 发布时间：2022-04-20 07:28

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热心网友 时间：2023-09-20 00:40

1. 有 3个4bit数组
2. 一般声明为 reg [3:0] mem_xx [0:2]，注意顺序。
3. 数组的初始化可用readmemh和readmemb
4. 使用时直接mem_xx[2] = 4'bxxxx这样就好。追问求别粘啊，看下哪错了好么

热心网友 时间：2023-09-20 00:41

我看到这个太晚了，估计楼主已经用不到我的答案了，不过我提一下我的理解，希望我的答案对后来的同学有所帮助。

这段代码问题出在两个地方：

1：Verilog2001 暂不支持数组型模块端口。也就是说 output reg [7:0] m[0:99] 是不允许的。我一般定义为 output reg [8*100-1:0] m; 更标准的定义方法可以参考网页链接这篇博客文章。

2：for语句的变量应定义为integer型，即integer i；

热心网友 时间：2023-09-20 00:41

不要放在端口定义里面，最好把端口定义，输入输出，端口类型分开定义。你这看着太乱了，虽然省地方，但是要养成标准的写法。还有就是你的for语句用错了，你在看看for是怎么用的，少一个函数。