熟悉Altera Quarstus II 开发环境

（ 2011 —2012 学年第 2 学期 ）

课程名称： FPGA 开课实验室：信自楼xxx 2012年 03 月 04日 年级、专业、班 计科xxx 学号 Xxxxxxxxx 实验项目名称 教师评 教师签名： 姓名 Xxx 指导教师 成绩 Xxxx 熟悉Altera Quarstus II 开发环境 语 年 月 日 注：报告内容按实验须知中七点要求进行。

一、 实验目的

 熟悉QuartusII软件的操作环境。

 熟悉QuartusII软件开发FPGA的基本操作流程。  可独立使用使用QuartusII软件开发新工程。

二、 实验原理

Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。

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Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。

此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

三、 实验内容

本次实验通过给定的工程实例 “38译码器”来熟悉Altera QuartusII软件的基本操作、设计、编译以及仿真流程。基本内容有：

 QuartusII工程创建以及属性设置。  QuartusII源文件设计输入方式。  QuartusII约束设计。  QuartusII工程编译。  QuartusII功能仿真。  QuartusII时序仿真。

四、 实验步骤

1、 工程创建及属性设置

（1） 启动QuartusII软件 （2） 打开新工程向导 （3） 设置工程属性 （4） 添加设计文件 （5） 选择FPGA器件 （6） 完成工程创建 2、 设计输入

（1） 添加设计文件 （2） 配置器件属性

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（3） 分析工程

3、 约束设计

（1） 管脚分配 （2） 其他约束 4、 编译工程

（1） 完全编译 （2） 编译报告 5、 功能仿真

（1） 建立仿真文件 （2） 添加观察信号

（3） 设置仿真时间最小间隔 （4） 设置仿真时间长度 （5） 添加激励信号

（6） 生成功能仿真网格表 （7） 开始功能仿真

6、 时序仿真

五、 实验过程原始记录(数据、图表、计算等)

7、 工程创建及属性设置

（7） 启动QuartusII软件

（8） 打开新工程向导

a) 执行菜单命令“ File > New Project Wizard”，打开Introduction对话框。单击“Next”。

（9） 设置工程属性

（10） 选择所建立工程的工作目录，输入工程名称、顶层实体名

a) 工程名称可以是任何名字，建议使用和顶层实体名相同的名字。 b) 顶层实体名称必须和顶层文件名字相同！ c) 单击“Next”。

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（11） 添加设计文件

必要时）

单击Add按钮，从其他工作目录中选择所需要的现成的源文件（只是指向该文件位置） ；如果未加入设计文件，可直接单击“Next”，参见后面文件输入步骤。

（12） 选择FPGA器件 指定目标器件类型

在“Family”栏中选择“Cyclone II”，其它选项默认即可； 单击“Next”；

（13） 完成工程创建

指定第三方对代码进行综合和仿真的工具（需要时） 在安装Quartus II软件时，缺省的情况下安装了综合和仿真工具，也可以选择Quartus II软件支持的其它综合或仿真工具。

在弹出的对话框中，选择适当的工具，或者什么也不选，单击“Next”。

在最后一步中，显示了在前面几步中所做选择的信息。确认无误后单击“Finish”。

8、 设计输入

（4） 1. 建立一个新文件

（5） 用File-New命令，在Device Design Files标签下选择文件类型为“Verilog HDL File”。

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（6） 2. 输入HDL语言程序。

（7） 3. 保存文件，文件名与顶层设计实体相同。在工程环境建立完后，新建的文件自动加

入当前工程中。此处为_3to8code.v。双击

（8） _3to8code.v可以在工程中打开程序。

（9） 用File > Save As„命令（用AHDL语言编写的文件名后缀为.tdf，用VHDL语言编写

的文件名后缀为.vhd，用Verilog HDL语言编写的文件名后缀为.v） 。分析工程

9、 约束设计

（3） 管脚分配 （4） 其他约束 10、 编译工程

（1）完全编译

打开编译器窗口

执行“Processing> Compiler Tool”命令；

. 编译器选项设置（*此处默认即可，具体设置略过） 用以控制编译过程：指定目标器件系列、Compilation Process设置、 Analysis & Synthesis设置、Fitter设置等——所有选项通过Settings对话框进行设置。 打开Settings对话框的两种方法：

方法一：执行“Assignments > Settings”命令； 方法二：单击工具条上的Settings 按钮。

（2）编译报告

9） 功能仿真

（1） 建立仿真文件

（2） 添加观察信号

方法一：执行“Edit > Insert > Insert Node or Bus”命令，弹出“Insert Node or Bus”

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界面； 方法二：在波形编辑器左边Name列的空白处单击右键，在弹出菜单中选择“Insert Node or Bus„”命令，或双击左键，则弹出对话框Insert Node or Bus，在其中选择“Node Finder„”按钮。

（3）设置仿真时间最小间隔

用Edit > Grid Size命令（如这里设置为1s）

（3） 设置仿真时间长度

默认为1s

可根据需要用Edit>End Time命令设置（如这里设置为100s

（4） 添加激励信号

在波形编辑器中选择某输入节点，单击窗口左部的图形工具按钮，编辑整个波形； 或拖动鼠标选定信号在某个时间段的区域，单击图形工具按钮；或在选中区域上单击右键，在Value菜单中选择需要设置的值，编辑该段波形。

在下图中单击

图标，分别以1s，2s，4s定义A1、A2、A3。

图标，置为高电平

选定E信号从零开始的某一段，单击

（5） 生成功能仿真网格表

（6） 开始功能仿真

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六、 实验结果分析、经验总结或结论（例如对实验获取数据的误差分析、数据处理、成果等。其中，绘制曲线图时必须用标准计算纸，不得随意用普通白纸绘画）

通过实验，学会了QuartusII的实使用，学会了完整的FPGA设计流程，为今后的学习打下了基础。

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